`default_nettype none

module ndreg_m #(
    parameter [31:0] WIDTH_CP_I = 1,
    parameter [WIDTH_CP_I-1:0] INIT_VALUE_CP_I = 0
) (
    input rst_w_ni,
    input clk_w_i,
    input set_en_w_pi,
    input [WIDTH_CP_I-1:0] set_wp_i,

    output [WIDTH_CP_I-1:0] get_wp_o
);
    gen_dreg_m #(
        .BEFORE_EDGE_CP_I(1),
        .WIDTH_CP_I(WIDTH_CP_I),
        .INIT_VALUE_CP_I(INIT_VALUE_CP_I)
    ) dreg_i_l (
        .rst_w_ni(rst_w_ni),
        .clk_w_i(clk_w_i),
        .set_en_w_pi(set_en_w_pi),
        .set_wp_i(set_wp_i),

        .get_wp_o(get_wp_o)
    );
endmodule
